描述

7 系列 FPGA 的分组 14/15 中支持多功能 HR I/O，而 Zynq-7000 AP SoC 的分组 34/35 中支持 HR I/O，其中，这些分组的 HR I/O 可能会在上电时为以下受到影响的实现方案带来 0-1-0 过渡。

受到影响的实现方案 — 对于可能出现的潜在 I/O 过渡而言，所有以下各项都必须为真：

• 分组 0 的工作电压可能是 1.8V，也可能是 1.5V。
• 7 系列 FPGA 分组 14/15 或 Zynq-7000 AP SoC 分组 34/35 的工作电压可能是 3.3V，也可能是 2.5V。（因此这些分组必须为 HR I/O 分组。）
• 7 系列 FPGA 分组 14/15 或 Zynq-7000 AP SoC 分组 34/35 的 3.3V 或 2.5V VCCO 上电启动可能会被大幅度延迟至接近上电复位时间 (Tpor) 结束或更晚的时候。
  Tpor 在 VCCINT/VCCBRAM/VCCAUX/VCCO_0 为启动供电结束后开始（见 UG470）)，在 INIT_B 释放给 HIGHZ 时结束，而且时序在器件数据手册中有规定，通常为 10 至 50 毫秒。
• 上电时，I/O 不会通过内外部（例如 PUDC_B=High）上拉拉高。

影响：

有实现方案受到影响时，如果适用分组 VCCO 通过大约 2.1V 的电压电平启动，7 系列 FPGA 分组 14/15 或 Zynq-7000 AP SoC 分组 34/35 中的 I/O 可能就有 0-1-0。

1 的持续时间取决于 VCCO 启动速率，所观察到的范围从几微秒到 2 毫秒不等，主要看 VCCO 的启动速率。较慢的 VCCO 启动速率可能会延长 1 的持续时间。

解决方案

要解决受影响 HR I/O 分组中的 0-1-0 过渡问题，请使用一款以下解决方案：

在与分组 0 相同的电压下运行受影响的 HR I/O 分组。

• 如果分组的工作电压与在上述受影响实现方案中所描述的不同，在上电复位（例如 INIT_B 释放至 HIGHZ 之前）结束前，请确保受影响 HR I/O 分组 VCCO 电源启动电压在至少 2 毫秒下高于 2.3V。